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    • 专利摘要:
    藉由首先將一矽基板蝕刻有用於將未來製程遮罩與其對準之一對準目標而在該基板中形成具有一不同摻雜位準之至少一個N井植入。此對準目標係在任何主動裝置區域外部。藉由結合該基板使用具有一不同摻雜位準之至少一個N井植入，可形成一金屬氧化物半導體(MOS)場效應電晶體(FET)之漂移區域中之一漸變接面且可藉此實現一虛擬Ldd結構。
    公开号:TW201310650A
    申请号:TW101126863
    申请日:2012-07-25
    公开日:2013-03-01
    发明作者:Gregory Dix；Leighton E Mckeen；Ian Livingston；Roger Melcher；Rohan Braithwaite
    申请人:Microchip Tech Inc；
    IPC主号:H01L29-00
    专利说明:
    用於高電壓金屬氧化物半導體裝置之多井汲極工程
    本發明係關於高電壓(HV)金屬氧化物半導體(MOS)裝置之製作，且更特定而言，係關於HV MOS裝置中之多井汲極之製作。
    本申請案主張對2011年7月25日提出申請之Greg Dix、Leighton E.McKeen、Ian Livingston、Roger Melcher及Rohan Braithwaite的標題為「Multiple Well Drain Engineering for HV MOS Devices」之共同擁有美國臨時專利申請案第61/511,195號之優先權，該申請案藉此出於所有目的以引用方式併入本文中。
    高電壓(HV)金屬氧化物半導體(MOS)裝置通常使用井植入以形成汲極及漂移結構。熱載子碰撞電離限制此等裝置之電壓範圍，且典型的經輕摻雜汲極(Ldd)植入在汲極工程中沒有用，此乃因汲極在場氧化物下方。典型的先前技術自對準井結構在矽(Si)基板表面中之井邊緣處形成不期望之梯級(高度之改變)且造成連續井植入之對準問題。
    參考圖1，其繪示用以在一p基板中形成一n井植入之先前技術製程步驟之示意性正視圖。圖1(a)表示由一氮化物層106遮蔽之一P基板102中之n井植入104之一示意性正視圖。圖1(b)表示生長於n井植入104上方之一氧化物層108然後將氮化物層106自其剝離。圖1(c)表示在將氧化物層108蝕刻掉之後P基板102中之N井植入104a。氧化物生長消耗一定量的氧化物層108從而致使N井植入104之頂部部分之某一部分經移除，藉此產生形成於N井邊緣110處之梯級。此等n井邊緣110(梯級)用於後續遮罩對準目的。
    因此，需要將汲極工程併入於多晶矽閘極及或場氧化物下面之漂移區中以獲得一更強健HV MOS裝置之能力。經不同摻雜井植入之使用促進汲極工程。
    根據一實施例，一種用於製作一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置之方法可包括以下步驟：藉由在一P基板(202)之一表面上及該P基板(202)之主動裝置區域外部蝕刻一對準目標(220)而在該P基板(202)上形成一零層(222)；藉由植入在該P基板(202)之一部分中形成一經輕摻雜N井(204a)；藉由植入在該經輕摻雜N井(204a)之一部分中形成一經摻雜N井(204b)；在該P基板(202)之某些部分上方形成場氧化物(214)；在該經輕摻雜N井(204a)之一部分及該P基板(202)之一部分上方形成一閘極氧化物(216)；在該閘極氧化物(216)上方形成一多晶矽閘極(218)；及藉由植入在該經摻雜N井(204b)之一部分中形成一經重摻雜N+區(204c)且在該P基板(202)之另一部分中形成另一經重摻雜N+區(212)。
    根據該方法之又一實施例，該等形成步驟可包括使用與該對準目標(220)對準之遮罩。根據該方法之又一實施例，可形成至該經重摻雜N+區(204c)之一汲極連接，可形成至該多晶矽閘極(218)之一閘極連接，且可形成至該另一經重摻雜N+區(212)之一源極連接。根據該方法之又一實施例，可形成複數個HV MOSFET裝置。根據該方法之又一實施例，該經輕摻雜N井(204a)及該經摻雜N井(204b)可形成該MOSFET裝置之一漂移區域中之一漸變接面。根據該方法之又一實施例，可使用調整該等經輕摻雜及摻雜N井(204a及204b)之長度之步驟以減小該MOSFET裝置之高場效應。根據該方法之又一實施例，可使用調整該等經輕摻雜及經摻雜N井(204a及204b)之長度之步驟以減小該MOSFET裝置之接通電阻。
    根據另一實施例，一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置可包括：一零層(222)，其在一P基板(202)上，該P基板(202)具有在其一表面上及該P基板(202)之主動裝置區域外部之一經蝕刻對準目標；一經輕摻雜N井(204a)，其植入於該P基板之一部分中；一經摻雜N井(204b)，其植入於該經輕摻雜N井(204a)之一部分中；一經重摻雜N+區(204c)，其植入於該經摻雜N井(204b)之一部分中；另一經重摻雜N+區(212)，其植入於該P基板(202)之另一部分中；場氧化物(214)，其毗鄰於該經重摻雜N+區(204c)及該另一經重摻雜N+區(212)形成；一閘極氧化物(216)，其在該經輕摻雜N井(204a)之一部分上方且毗鄰於該另一經重摻雜N+區(212)形成；及一多晶矽閘極(218)，其形成於該閘極氧化物(216)上方。
    根據又一實施例，該對準目標(220)可用於對準該經輕摻雜N井(204a)、該經摻雜N井(204b)、該經重摻雜N+區(204c)、該另一經重摻雜N+區(212)、該場氧化物(214)、該閘極氧化物(216)及該多晶矽閘極(218)之植入。根據又一實施例，可形成至該經重摻雜N+區(204c)之一汲極連接，可形成至該多晶矽閘極(218)之一閘極連接，且可形成至該另一經重摻雜N+區(212)之一源極連接。根據又一實施例，可形成複數個高電壓金屬氧化物半導體場效應電晶體裝置。根據又一實施例，該經輕摻雜N井(204a)及該經摻雜N井(204b)可形成該MOSFET裝置之一漂移區域中之一漸變接面。根據又一實施例，該等經輕摻雜N井(204a)及經摻雜N井(204b)之長度可經調整以減小該MOSFET裝置之高場效應。根據又一實施例，該經輕摻雜N井(204a)及該經摻雜N井(204b)之長度可經調整以減小該MOSFET裝置之接通電阻。
    根據本發明之再一實施例，一種用於製作一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置之方法可包括以下步驟：藉由在一經輕摻雜N-基板(402)之一表面上及該經輕摻雜N-基板(402)之主動裝置區域外部蝕刻一對準目標(420)而在該經輕摻雜N-基板(402)上形成一零層(422)；藉由植入在該經輕摻雜N-基板(402)之一部分中形成一N井(404a)，其中該N井(404a)可比該經輕摻雜N-基板(402)更重地摻雜；在該經輕摻雜N-基板(402)之某些部分上方形成場氧化物(414)；在該經輕摻雜N-基板(402)之部分上方形成一閘極氧化物(416)；在該閘極氧化物(416)上方形成一多晶矽閘極(418)；藉由植入在該經輕摻雜N-基板(402)之一部分中形成一P型區(424)；藉由植入在該N井(404a)之一部分中形成一經重摻雜N+區(404b)且在該P型區(424)之一部分中形成另一經重摻雜N+區(412)；及藉由植入在該P型區(424)之一部分中形成一經重摻雜P+區(426)。
    根據該方法之又一實施例，該等形成步驟可包括使用與該對準目標(420)對準之遮罩。根據該方法之又一實施例，可形成至該經重摻雜N+區(404b)之一汲極連接，可形成至該多晶矽閘極(418)之一閘極連接，且可形成至該另一經重摻雜N+區(412)之一源極連接。根據該方法之又一實施例，可形成複數個HV MOSFET裝置。根據該方法之又一實施例，該N井(404a)及該經輕摻雜N-基板(402)可形成該MOSFET裝置之一漂移區域中之一漸變接面。根據該方法之又一實施例，可使用調整該N井(404a)之一長度之步驟以減小該MOSFET裝置之高場效應。根據該方法之又一實施例，可使用調整該N井(404a)之一長度之步驟以減小該MOSFET裝置之接通電阻。
    根據尚一實施例，一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置可包括：一零層(422)，其在一經輕摻雜N-基板(402)上，該經輕摻雜N-基板具有在該經輕摻雜N-基板(402)之一表面上及該經輕摻雜N-基板(402)之主動裝置區域外部之一經蝕刻對準目標(420)；一N井(404a)，其植入於該經輕摻雜N-基板(402)之一部分中，其中該N井(404a)可比該經輕摻雜N-基板(402)更重地摻雜；一P型區(424)，其植入於該經輕摻雜N-基板(402)之一部分中；一經重摻雜N+區(404b)，其植入於該N井(404a)之一部分中；另一經重摻雜N+區(412)，其植入於該P型區(424)之一部分中；一經重摻雜P+區(426)，其植入於該P型區(424)之一部分中；場氧化物(414)，其毗鄰於該經重摻雜N+區(404b)及該經重摻雜P+區(426)；一閘極氧化物(416)，其形成於該經輕摻雜N-基板(402)及該P型區(424)之部分上方；及一多晶矽閘極(418)，其形成於該閘極氧化物(416)上方。
    根據又一實施例，其中該對準目標可用於對準該N井(404a)、該P型區(424)、該經重摻雜N+區(404b)、該另一經重摻雜N+區(412)、該經重摻雜P+區(426)、該等場氧化物(414)、該閘極氧化物(416)及該多晶矽閘極(418)之植入。根據又一實施例，可形成至該經重摻雜P+區(404b)之一汲極連接，可形成至該多晶矽閘極(418)之一閘極連接，且可形成至該另一經重摻雜P+區(412)之一源極連接。根據又一實施例，可形成複數個高電壓金屬氧化物半導體場效應電晶體裝置。根據又一實施例，該N井(404a)及該經輕摻雜N-基板(402)可形成該MOSFET裝置之一漂移區域中之一漸變接面。根據又一實施例，該N井(404a)之一長度可經調整以減小該MOSFET裝置之高場效應。根據又一實施例，該N井(404a)之一長度可經調整以減小該MOSFET裝置之接通電阻。根據又一實施例，該另一經重摻雜N+區(412)與該經重摻雜P+區(426)可毗連在一起且該經重摻雜P+區(426)可連接至該源極連接。根據又一實施例，該另一經重摻雜N+區(412)與該經重摻雜P+區(426)可間隔開，且該經重摻雜P+區(426)可連接至一電壓以用於調整該P型區(424)之一電壓電位。
    結合附圖參考下文闡述可更完全理解本發明。
    儘管易於對本發明作出各種修改及替代形式，但已在圖式中展示並在本文中詳細闡述其特定實例性實施例。然而，應瞭解，本文對特定實例性實施例之闡述並非意欲將本發明限定於本文所揭示之特定形式，而是相反，本發明欲涵蓋由隨附申請專利範圍所定義之所有修改及等效形式。
    藉由使用經不同摻雜井植入，可在場氧化物下方形成一漸變N井接面。藉由以下方式在一P基板中形成多N井植入或在一經輕摻雜N-基板中形成一單N井植入：首先將該矽基板蝕刻有用於將未來製程遮罩與其對準之一對準目標。該對準目標係在任何主動裝置區域外部。藉由使用不同摻雜位準之N井植入，可形成一金屬氧化物半導體(MOS)場效應電晶體(FET)之漂移區域中之一漸變接面且可藉此實現一虛擬Ldd結構。藉由細微調諧較重及較輕摻雜之N井植入之長度，可顯著減小高場效應，而且減小HV MOS FET裝置之接通電阻。
    現在參考圖式，圖中對一特定實例性實施例之細節進行示意性圖解說明。圖式中之相同元件將由相同編號表示，且相似元件將由帶有一不同小寫字母後綴之相同編號表示。
    參考圖2及圖2A，其繪示根據本發明之一特定實例性實施例用於在一P基板中形成多N井植入之製程製作步驟之示意性正視圖。圖2(a)中展示藉由將矽P基板202蝕刻有用於將未來遮罩與其對準之一對準目標220而形成一「零」層222。對準目標220係在任何主動裝置區域外部。此後如下文中更全面闡述可執行多個植入。藉由使用不同摻雜位準之多井植入，可形成一金屬氧化物半導體(MOS)場效應電晶體(FET)之漂移區域中之一漸變接面且可藉此實現一虛擬Ldd結構。
    圖2(b)中展示透過熟習積體電路半導體製作者習知之方法(例如，植入及驅動(熱))形成一經輕摻雜N-井204a。圖2(c)中展示透過習知方法(例如，植入及驅動(熱))形成一第二較重摻雜之N井204b。圖2(d)中展示透過習知方法生長(形成)場氧化物214a、214b及214c。圖2(e)中展示透過習知方法生長(形成)一閘極氧化物216。圖2(f)中展示透過習知方法在閘極氧化物216上方生長(形成)多晶矽218。圖2(g)中展示透過習知方法藉由(舉例而言但不限於)閘極氧化物216上方之光微影及蝕刻使多晶矽218形成至一多晶矽閘極218中。圖2(h)中展示透過習知方法(例如，植入及驅動(熱))形成經重摻雜N+區204c及212以分別用於汲極及源極連接。預期且關於本發明之範疇，可在場氧化物/隔離物在適當位置之後植入井，且可在不具有一驅動(熱)之情形下植入或摻雜劑激活該等井。
    前述製作步驟形成圖2(h)中所展示之一高電壓(HV)MOS FET。針對前述步驟中之每一者，對準目標220用以對準其各別遮罩。多N井植入204形成HV MOS FET之一漂移區域中之一漸變接面。藉由細微調諧重及輕N井植入之長度，可顯著減小高場效應，而且減小HV MOS FET裝置之接通電阻。
    參考圖3，其繪示根據本發明之教示展示具有多N井汲極工程之HV MOS FET裝置中之驅動電流之一改良之Vds及Ids之一電壓-電流曲線圖。本發明之優點係：1)井植入之更準確對準，2)使用多井植入以產生一工程漂移/汲極之能力，3)更佳的驅動電流，4)熱載子效應之消除，及5)裝置操作之一更寬廣電壓範圍。
    參考圖4及圖4A，其繪示根據本發明之另一特定實例性實施例用於在一N-基板中形成N井植入及一經輕摻雜P井植入之製程製作步驟之示意性正視圖。圖4(a)中展示藉由將一經輕摻雜N-基板402蝕刻有用於將未來遮罩與其對準之一對準目標420而形成一「零」層422。對準目標420係在任何主動裝置區域外部。此後如下文中更全面闡述可執行多個植入。藉由使用一不同摻雜位準之一N井402a然後經輕摻雜N-基板402，可形成一金屬氧化物半導體(MOS)場效應電晶體(FET)之漂移區域中之一漸變接面且可藉此實現一虛擬Ldd結構。
    圖4(b)中展示透過習知方法(例如，植入及驅動(熱))在經輕摻雜N-基板402中形成一較重摻雜之N井404a。圖4(c)中展示透過習知方法生長(形成)場氧化物414a、414b及414c。圖4(d)中展示透過習知方法生長(形成)一閘極氧化物416。圖4(e)中展示透過習知方法在閘極氧化物416上方生長(形成)多晶矽418。圖4(f)中展示透過習知方法藉由(舉例而言但不限於)閘極氧化物416上方之光微影及蝕刻使多晶矽418形成至一多晶矽閘極418中。
    圖4(g)中展示透過習知方法(例如，光、植入及驅動(熱))在經輕摻雜N-基板402中形成一低濃度植入P型區424。亦可在不需要用於某些植入條件之一驅動(熱)之情形下形成P型區424。圖4(h)中展示透過習知植入方法分別在N井404a及P型井424中形成經重摻雜N+區404b及412以分別用於汲極及源極連接。圖4(i)中展示透過習知植入方法在P型區424中形成一經重摻雜P+區426。
    經重摻雜P+區426用作至P型區424之一連接。經重摻雜P+區426可毗鄰經重摻雜N+區412而毗連且亦連接至源極觸點(如圖4A中所展示)，或與經重摻雜N+區412分離且連接至一電壓源(未展示)以改變P型區424之電位。針對前述步驟中之每一者，對準目標420用以對準其各別遮罩。N井植入404a及經輕摻雜N-基板402形成HV MOS FET之一漂移區域中之一漸變接面。藉由細微調諧N井植入404a之長度，可顯著減小高場效應，而且減小HV MOS FET裝置之接通電阻。
    雖然已參考本發明之實例性實施例繪示、闡述及定義了本發明之實施例，但此等參考並不意味著限定本發明，且不應推斷出存在此種限定。所揭示之標的物能夠在形式及功能上具有大量修改、改動及等效形式，熟習相關技術者根據本發明將會聯想到此等修改、改動及等效形式。所繪示及所闡述之本發明各實施例僅係實例，而並非對本發明之範疇的窮盡性說明。
    102‧‧‧P基板
    104‧‧‧N(n)井植入
    104a‧‧‧N(n)井植入
    106‧‧‧氮化物層
    108‧‧‧氧化物層
    110‧‧‧N(n)井邊緣
    202‧‧‧P基板
    204a‧‧‧經輕摻雜N井
    204b‧‧‧經摻雜N井
    204c‧‧‧經重摻雜N+區/經重摻雜N+區
    212‧‧‧另一經重摻雜N+區/經重摻雜N+區
    214a‧‧‧場氧化物
    214b‧‧‧場氧化物
    214c‧‧‧場氧化物
    216‧‧‧閘極氧化物
    218‧‧‧多晶矽閘極/多晶矽
    220‧‧‧對準目標
    222‧‧‧「零」層
    402‧‧‧經輕摻雜N-基板
    404a‧‧‧N井/N井植入
    404b‧‧‧經重摻雜N+區/經重摻雜N+區
    412‧‧‧另一經重摻雜N+區/經重摻雜N+區
    414a‧‧‧場氧化物
    414b‧‧‧場氧化物
    414c‧‧‧場氧化物
    416‧‧‧閘極氧化物
    418‧‧‧多晶矽閘極
    420‧‧‧對準目標/經蝕刻對準目標
    422‧‧‧「零」層
    424‧‧‧P型區/P型井
    426‧‧‧經重摻雜P+區/經重摻雜P+區
    圖1圖解說明用以在一p基板中形成一n井植入之先前技術製程製作步驟之示意性正視圖；圖2及圖2A圖解說明根據本發明之一特定實例性實施例用於在一P基板中形成多N井植入之製程製作步驟之示意性正視圖；圖3圖解說明根據本發明之教示展示具有多N井汲極工程之HV MOS裝置中之驅動電流之一改良之Vds及Ids之一電壓-電流曲線圖；及圖4及圖4A圖解說明根據本發明之另一特定實例性實施例用於在一N-基板中形成N井植入及一經輕摻雜P井植入之製程製作步驟之示意性正視圖。
    202‧‧‧P基板
    204a‧‧‧經輕摻雜N井
    204b‧‧‧經摻雜N井
    204c‧‧‧經重摻雜N+區
    212‧‧‧另一經重摻雜N+區/經重摻雜N+區
    214a‧‧‧場氧化物
    214b‧‧‧場氧化物
    214c‧‧‧場氧化物
    216‧‧‧閘極氧化物
    218‧‧‧多晶矽閘極/多晶矽
    220‧‧‧對準目標
    222‧‧‧「零」層
    权利要求:
    Claims (30)
    [1] 一種用於製作一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置之方法，該方法包括以下步驟：藉由在一P基板(202)之一表面上及該P基板(202)之主動裝置區域外部蝕刻一對準目標(220)而在該P基板(202)上形成一零層(222)；藉由植入在該P基板(202)之一部分中形成一經輕摻雜N井(204a)；藉由植入在該經輕摻雜N井(204a)之一部分中形成一經摻雜N井(204b)；在該P基板(202)之某些部分上方形成場氧化物(214)；在該經輕摻雜N井(204a)之一部分及該P基板(202)之一部分上方形成一閘極氧化物(216)；在該閘極氧化物(216)上方形成一多晶矽閘極(218)；及藉由植入在該經摻雜N井(204b)之一部分中形成一經重摻雜N+區(204c)且在該P基板(202)之另一部分中形成另一經重摻雜N+區(212)。
    [2] 如請求項1之方法，其中該等形成步驟包括使用與該對準目標(220)對準之遮罩。
    [3] 如請求項1之方法，其中形成至該經重摻雜N+區(204c)之一汲極連接，形成至該多晶矽閘極(218)之一閘極連接，且形成至該另一經重摻雜N+區(212)之一源極連接。
    [4] 如請求項1之方法，其中形成複數個HV MOSFET裝置。
    [5] 如請求項1之方法，其中該經輕摻雜N井(204a)及該經摻雜N井(204b)形成該MOSFET裝置之一漂移區域中之一漸變接面。
    [6] 如請求項1之方法，其進一步包括調整該等經輕摻雜及摻雜N井(204a及204b)之長度以減小該MOSFET裝置之高場效應之步驟。
    [7] 如請求項1之方法，其進一步包括調整該等經輕摻雜及摻雜N井(204a及204b)之長度以減小該MOSFET裝置之接通電阻之步驟。
    [8] 一種高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置，其包括：一零層(222)，其在一P基板(202)上，該P基板(202)在其一表面上及該P基板(202)之主動裝置區域外部具有一經蝕刻對準目標；一經輕摻雜N井(204a)，其植入於該P基板之一部分中；一經摻雜N井(204b)，其植入於該經輕摻雜N井(204a)之一部分中；一經重摻雜N+區(204c)，其植入於該經摻雜N井(204b)之一部分中；另一經重摻雜N+區(212)，其植入於該P基板(202)之另一部分中；場氧化物(214)，其毗鄰於該經重摻雜N+區(204c)及該另一經重摻雜N+區(212)形成；一閘極氧化物(216)，其在該經輕摻雜N井(204a)之一部分上方且毗鄰於該另一經重摻雜N+區(212)形成；及一多晶矽閘極(218)，其形成於該閘極氧化物(216)上方。
    [9] 如請求項8之HV MOSFET裝置，其中該對準目標(220)用於對準該經輕摻雜N井(204a)、該經摻雜N井(204b)、該經重摻雜N+區(204c)、該另一經重摻雜N+區(212)、該場氧化物(214)、該閘極氧化物(216)及該多晶矽閘極(218)之植入。
    [10] 如請求項8之HV MOSFET裝置，其中形成至該經重摻雜N+區(204c)之一汲極連接，形成至該多晶矽閘極(218)之一閘極連接，且形成至該另一經重摻雜N+區(212)之一源極連接。
    [11] 如請求項8之HV MOSFET裝置，其中形成複數個高電壓金屬氧化物半導體場效應電晶體裝置。
    [12] 如請求項8之HV MOSFET裝置，其中該經輕摻雜N井(204a)及該經摻雜N井(204b)形成該MOSFET裝置之一漂移區域中之一漸變接面。
    [13] 如請求項8之HV MOSFET裝置，其中該等經輕摻雜N井(204a)及經摻雜N井(204b)之長度經調整以減小該MOSFET裝置之高場效應。
    [14] 如請求項8之HV MOSFET裝置，其中該經輕摻雜N井(204a)及該經摻雜N井(204b)之長度經調整以減小該MOSFET裝置之接通電阻。
    [15] 一種用於製作一高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置之方法，該方法包括以下步驟：藉由在一經輕摻雜N-基板(402)之一表面上及該經輕摻雜N-基板(402)之主動裝置區域外部蝕刻一對準目標(420)而在該經輕摻雜N-基板(402)上形成一零層(422)；藉由植入在該經輕摻雜N-基板(402)之一部分中形成一N井(404a)，其中該N井(404a)比該經輕摻雜N-基板(402)更重地摻雜；在該經輕摻雜N-基板(402)之某些部分上方形成場氧化物(414)；在該經輕摻雜N-基板(402)之部分上方形成一閘極氧化物(416)；在該閘極氧化物(416)上方形成一多晶矽閘極(418)；藉由植入在該經輕摻雜N-基板(402)之一部分中形成一P型區(424)；藉由植入在該N井(404a)之一部分中形成一經重摻雜N+區(404b)且在該P型區(424)之一部分中形成另一經重摻雜N+區(412)；及藉由植入在該P型區(424)之一部分中形成一經重摻雜P+區(426)。
    [16] 如請求項15之方法，其中該等形成步驟包括使用與該對準目標(420)對準之遮罩。
    [17] 如請求項15之方法，其中形成至該經重摻雜N+區(404b)之一汲極連接，形成至該多晶矽閘極(418)之一閘極連接且形成至該另一經重摻雜N+區(412)之一源極連接。
    [18] 如請求項15之方法，其中形成複數個HV MOSFET裝置。
    [19] 如請求項15之方法，其中該N井(404a)及該經輕摻雜N-基板(402)形成該MOSFET裝置之一漂移區域中之一漸變接面。
    [20] 如請求項15之方法，其進一步包括調整該N井(404a)之一長度以減小該MOSFET裝置之高場效應之步驟。
    [21] 如請求項15之方法，其進一步包括調整該N井(404a)之一長度以減小該MOSFET裝置之接通電阻之步驟。
    [22] 一種高電壓(HV)金屬氧化物半導體(MOS)場效應電晶體(FET)裝置，其包括：一零層(422)，其在一經輕摻雜N-基板(402)上，該經輕摻雜N-基板在該經輕摻雜N-基板(402)之一表面上及該經輕摻雜N-基板(402)之主動裝置區域外部具有一經蝕刻對準目標(420)；一N井(404a)，其植入於該經輕摻雜N-基板(402)之一部分中，其中該N井(404a)比該經輕摻雜N-基板(402)更重地摻雜；一P型區(424)，其植入於該經輕摻雜N-基板(402)之一部分中；一經重摻雜N+區(404b)，其植入於該N井(404a)之一部分中；另一經重摻雜N+區(412)，其植入於該P型區(424)之一部分中；一經重摻雜P+區(426)，其植入於該P型區(424)之一部分中；場氧化物(414)，其毗鄰於該經重摻雜N+區(404b)及該經重摻雜P+區(426)；一閘極氧化物(416)，其形成於該經輕摻雜N-基板(402)及該P型區(424)之部分上方；及一多晶矽閘極(418)，其形成於該閘極氧化物(416)上方。
    [23] 如請求項22之HV MOSFET裝置，其中該對準目標用於對準該N井(404a)、該P型區(424)、該經重摻雜N+區(404b)、該另一經重摻雜N+區(412)、該經重摻雜P+區(426)、該等場氧化物(414)、該閘極氧化物(416)及該多晶矽閘極(418)之植入。
    [24] 如請求項22之HV MOSFET裝置，其中形成至該經重摻雜P+區(404b)之一汲極連接，形成至該多晶矽閘極(418)之一閘極連接，且形成至該另一經重摻雜P+區(412)之一源極連接。
    [25] 如請求項22之HV MOSFET裝置，其中形成複數個高電壓金屬氧化物半導體場效應電晶體裝置。
    [26] 如請求項22之HV MOSFET裝置，其中該N井(404a)及該經輕摻雜N-基板(402)形成該MOSFET裝置之一漂移區域中之一漸變接面。
    [27] 如請求項22之HV MOSFET裝置，其中該N井(404a)之一長度經調整以減小該MOSFET裝置之高場效應。
    [28] 如請求項22之HV MOSFET裝置，其中該N井(404a)之一長度經調整以減小該MOSFET裝置之接通電阻。
    [29] 如請求項22之HV MOSFET裝置，其中該另一經重摻雜N+區(412)與該經重摻雜P+區(426)毗連在一起，且該經重摻雜P+區(426)連接至該源極連接。
    [30] 如請求項22之HV MOSFET裝置，其中該另一經重摻雜N+區(412)與該經重摻雜P+區(426)間隔開，且該經重摻雜P+區(426)連接至一電壓以用於調整該P型區(424)之一電壓電位。
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